AD9941BSTZRL原装现货热销/ADI品牌代理/价格/图片/PDF - 新闻资讯

特征

1 V p-p输入范围的差动传感器输入

0 dB和6 dB可变增益放大器（VGA）

低噪声光学黑钳位电路

14位、56 MSPS模数转换器（ADC）

没有丢失的代码保证

3线串行数字接口

3 V单电源供电

低功耗CMOS：145兆瓦@ 3 V，56兆赫

48引脚LQFP封装

应用

数码相机使用CMOS成像器

专业高清摄像机

专业/高端数码相机

广播级摄像机

微分非线性（DNL）

一个理想的ADC具有代码过渡，是完全1 LSB

除了。但是从这个理想值的偏差；因此，每一个

代码必须有一个有限的宽度。没有保证的代码

14位分辨率表示，所有16384个代码必须存在

在所有的操作条件。

峰非线性

峰值非线性，一个完整的信号链规范，是指

从一个真实的ad9941直输出峰值偏差

线。这一点作为零发生0.5 LSB的前

代码转换。积极全面的定义为一个1级的LSB和

0.5 LSB的超越最后的代码转换。测量偏差

从中间的每一个输出代码到真正的直线。这个

错误则表示为2 V的ADC的满量程的百分比

信号。输入信号总是适当地上升到填充

ADC的满量程范围。

电源抑制比（PSR）

PSR测量阶跃变化应用到供应

销。PSR规范是在变化的计算

在电源电压中的一个给定的步骤变化的数据输出。

总输出噪声

的均方根输出噪声测量使用直方图技术。

ADC的输出码的标准偏差的计算

在LSB和代表总信号的均方根噪声水平

链在指定的增益设置。输出噪声可以

转换为等效电压，使用关系

1 LSB =（ADC的满量程/ 2N

码）

其中n是ADC位分辨率，1 LSB

大约122，v

对内延迟

内部延迟，或孔径延迟，是从时间延迟

当采样优势应用到ad9941时

输入信号的实际样本。样品的ADCLK

在从低到高的过渡的输入信号，因此，

内部延迟测量从每个时钟的上升沿

实际样品的瞬间。

所有的ad9941内部寄存器的访问是通过

一个3线串行接口。每个寄存器由一个8位数据

字节，从最低位。如图8所示，数据

位时钟在SCK的上升沿后SL是断言

低，和整个8位字是锁存的上升沿

SL最后的MSB位后。执行连续串行写入

开始和结束地址00地址MSB位

主张SL高之前。

请注意，地址00必须写在任何写的开始

运行指定的partsel点。地址00 LSB

（partsel）必须设置高写的ad9941寄存器。

硬复位后，建议上电复位

ad9941之前执行串行接口写入。硬

复位是由主张RST引脚为低电平的最小执行

10μS.串行接口引脚SCK、SL、和SDI必须

已知的状态后，第一个被应用。

ad9941信号处理链如图9所示。每个

在实现高质量的图像处理步骤是必不可少的

从成像器的原始数据。

差分输入沙

差分输入沙电路的设计，以适应

各种图像传感器输出电压。中显示的时间

图2说明了如何ADCLK信号用于样品

同时，−信号VIN VIN +。成像器

信号的上升沿采样ADCLK。安置

这个时钟信号是至关重要的，以达到最佳的性能

从成像器。一个内部ADCLK（TID）3 ns的延迟造成的

通过内部传播延迟。

VGA阶段可以被编程为0分贝或6分贝使用

操作模式寄存器。6分贝增益设置是必要的

匹配一个1 V输入信号与2 ADC的满量程范围的诉

0 dB的增益设置可以与ad9940 CD的前面

端组件，它有一个2伏的差分输出范围。注

该校正范围是不同的每个增益设置，如

表3概述。

ADC

的ad9941使用高性能ADC结构，

高速和低功耗优化。有差别的

非线性（DNL）性能通常是比

0.5 LSB。ADC采用2 V输入范围。

光学黑夹

的光学黑钳环是用来消除残余偏移

在信号链中，并跟踪低频变化

成像器的黑色电平。在光学黑（屏蔽）像素

每一行的间隔，ADC的输出是一个固定的比较

黑电平的参考，在clamplevel用户选择

登记。该值可以编程0 LSB之间

1020 LSB的256步骤。将产生的错误信号被过滤到

降低噪音，并修正值应用于ADC

输入通过数字到模拟转换器。通常情况下，的

光学黑钳圈一次一次打开一个水平线，

但这个循环可以更新得更慢，以适应一个特定的

应用。如果外部数字钳位是在

后处理的ad9941光学黑夹可

残疾人使用的clpdisable登记。

CLPOB脉冲应放在相机的光中

黑色像素。建议CLPOB脉冲持续时间

至少20像素宽，以尽量减少夹噪音。短脉冲

宽度可以使用，但钳位噪声可能会增加，并

能够跟踪在黑色水平的低频变化

减少。所有的信号都应小心地在电路板上进行维护以保持

低噪声性能。时钟输入设置在

包方对面的模拟引脚和应连接

对数字集成电路。一个单一的接地平面

的ad9941。这地平面应该是连续的

可能的，特别是模拟引脚集中。这

确保所有的模拟去耦电容器提供最低

在电源和旁路引脚之间可能的阻抗路径

和他们各自的接地引脚。所有的去耦电容

应尽可能靠近包销的位置。

小心地放置在板上的地面上的一个分裂

可以帮助防止水平驱动程序的返回电流

流入模拟地面，从而减少数模

耦合噪声。电源去耦是非常

实现低噪声性能的重要。图11

显示本地的高频去耦电容，但

附加电容被推荐用于较低的频率。

额外的电容和铁素体珠可以进一步降低噪音。