|
|||||||||||||
| 网站首页 | | | 公司介绍 | | | 库存中心 | | | 品牌中心 | | | 新闻资讯 | | | 在线询价 | | | 联系我们 | |
|
||||||||||||||||||||||||||||
|
| IC库存索引： | A B C D E F G H I J K L M N O P Q R S T U V W X Y Z 0 1 2 3 4 5 6 7 8 9 |
 最新IC库存 |
新闻资讯 |
当前位置：首页 > 新闻资讯 |
 EP1AGX50DF1152I6N EP1AGX35DF780I6N EP1AGX50CF484C6N EP1AGX50DF1152C6N EP2AGX125EF29I6N EP2AGX95EF35I6N EP2A40B724I9N EP2A40F1020I8N EP2A40F672I8N EP2A25F672I8N EP2A25B724I7N EP2A15FF672I8N EP2A15B724I7N EP2A15F672I8N EP2AGX95EF35C6N EP2AGX125EF35C5N EP2A40B724C9N EP2A40F1020C8N EP2A40F672C8N EP2A25F672C8N EP2A25B724C7N EP2A15FF672C8N EP2A15B724C7N EP2A15F672C8N EP4SE530F40I3N EP4SE290H29I2N EP4SE290F40I2N EP4SE680H35I3N EP4SE680F43I3N EP4SE680F40I3N EP4SE360H29I2N EP4SE360F40I2N EP4SE290F35I2N EP4SE230F29I2N EP4SE110F29I2N EP4SGX530NF45I2N EP4SGX530KH40I2N EP4SGX530HH35I2N EP4SGX230KF40I2N EP4SGX230HF35I2N |
LMK04208NKD原装现货热销/TI品牌代理/价格/图片/PDF 发布时间：2016/10/31 10:18:26 超低抖动性能 111 fs，均方根抖动（12千赫至20兆赫）
123 fs，均方根抖动（100赫兹至20兆赫）
•双环PLLatinum™锁相环结构
•PLL1
集成低噪声晶体振荡器电路
–保持模式时，输入时钟丢失
自动或手动触发/恢复
•PLL2
–归一化锁相环噪声地板–227 dBc / Hz
高达155兆赫的鉴相率
–OSCin Frequency Doubler
–集成低噪声VCO压控振荡器或外部
模式
两个冗余输入时钟与视轴
自动和手动切换模式
50%占空比输出，1至1045（甚至
奇）
6•LVPECL、LVDS、或LVCMOS可编程
输出
数字延迟：固定或动态可调
25 ps步进模拟延迟控制
7个差分输出，高达14单端
–多达6压控晶体振荡器/晶体缓冲输出
时钟频率高达1536兆赫
•0延迟模式
三默认的时钟输出功率高达
多模式：双锁相环，单锁相环和时钟
分布
工业温度范围：- 40°C至85°C
•3.15-v到3.45-v操作
•64引脚WQFN封装（9×9×0.8毫米）
2应用程序
•数据转换器的时钟
•无线基础设施
•联网，SONET / SDH、DSLAM
医学，视频，军事，航空航天
测试和测量
描述
的lmk04208是一个高性能的时钟
具有卓越的时钟抖动清洗的空调器，
产生和分布具有先进的功能
满足下一代系统要求。双
环PLLatinum™架构能够111 fs，
均方根抖动（12千赫至20兆赫）使用一个低噪声
压控晶体振荡器模块或子200 fs rms抖动（12千赫到20
MHz）使用一个低成本的外部晶体和变容二极管
二极管。
双环结构由两个高性能
锁相环（锁相环），一个低噪声
晶体振荡器电路，高性能
压控振荡器（VCO）。第一锁相环
（PLL1）提供低噪声抖动清洁功能
而第二PLL（PLL2）进行时钟
代。PLL1可配置工作
与外部VCXO模块或集成
具有外部可调谐晶体和可调谐的晶体振荡器
变容二极管。当与一个非常狭窄的循环
带宽，通过优势密切相PLL1
噪声（低于50 kHz偏移）的压控晶体振荡器模块或
可调谐晶体清洁输入时钟。这个
输出PLL1作为清洁的输入参考
PLL2那里锁集成压控振荡器。环
带宽PLL2可以优化清洁鼓舞人心
相位噪声（偏移超过50千赫）的地方
集成VCO的压控晶体振荡器模块或优于
可调谐晶体用于PLL1。
差分信号的差分电压可以由两个不同的定义引起混淆
当阅读数据表或与其他工程师沟通。本节将解决测量和
描述一个差分信号，以便读者能够理解和辨别两者之间的区别
使用时的不同定义。
用于描述一个差分信号的第一个定义是电压电位的绝对值之间的
反相和非反相信号。这一测量的典型符号是VID或VOD视若
正在描述一个输入或输出电压。
用于描述一个差分信号的第二个定义是测量非反相信号的电位
关于反相信号。第二测量标志是VSS和是一个计算
参数.在集成电路中没有这个信号相对于地面存在，它只存在于它的参考
差分对。VSS可以通过浮动参考示波器直接测量，否则这个价值
被计算为视频点播的两倍的第一描述中所描述的。
图8显示了两个不同的定义，并列为输入和图9说明了两个不同的
输出端并列定义。VID和VOD定义显示VA和VB的直流电平，非反相
和反相信号之间切换到地面。VSS的输入和输出的定义表明，如果
逆变信号被认为是电压潜在参考，非反相信号电压电位现在
增加和减少以上和以下的非反相参考。因此，峰值到峰值电压
差分信号可以测量。.在操作的默认模式，内部振荡器双锁相环模式，在PLL1相位频率检测器
比较活跃的clkinx参考除以clkinx_prer_div与PLL1 R分频器与外部
VCXO或附着于PLL2 OSCIN港除以PLL1 N分频器晶体。对于PLL1外部环路滤波器
应该缩小提供从外部压控晶体振荡器或晶体的超清洁的参考时钟
OSCIN / OSCIN引脚PLL2 *。
在PLL2相位频率检测器比较外部VCXO或晶体内部VCO后
参考和反馈分频器。在OSCIN输入VCXO或晶体除以PLL2 R分频器。这个
从内部压控振荡器的反馈是除以PLL2的分频器，该PLL2 N分频器、和任选的压控振荡器
分频器。
对于PLL2的外部环路滤波器的带宽设计应足够宽，以利用
在PLL2带相位噪声和低高偏移相位噪声低的内部振荡器。VCO的输出
还放置在时钟分配部分的分配路径上。时钟分布由6个输出。
每个时钟输出允许用户选择一个分割值，一个数字延迟值，和一个模拟延迟。6时钟
输出驱动可编程输出缓冲器。两个时钟输出允许的输入信号是从OSCIN端口
直接。
当一个0延迟模式下，时钟输出将通过反馈复用到PLL1 N分频器为
同步和0延迟。
当外部VCO模式时，翅片端口将用于输入外部VCO信号。PLL2相位
比较现在将这个信号除以PLL2 N分频器和氮气预分频器。VCO分频器可以
不使用。少了一个时钟输入可使用外部振荡器模式时。
当一个PLL模式应用，PLL1断电。OSCIN作为参考来PLL2。
8.1.1系统架构
该lmk04208双锁相环架构提供范围最广的最低的抖动性能
输出频率和相位噪声集成带宽。第一阶段的PLL（PLL1）是由一个外部驱动
参考时钟和使用外部VCXO或调谐晶体提供频率准确、低相位噪声
第二阶段倍频PLL参考时钟（PLL2）。通常使用一个窄环PLL1
带宽（10赫兹到200赫兹），以保持参考时钟输入信号的频率精度，而在
同时抑制参考时钟可能积累的较高的偏移频相位噪声
沿着它的路径或从其他电路。这种清洗参考时钟提供了参考输入PLL2。
低相位噪声参考提供给PLL2允许PLL2操作与宽的环路带宽（50 kHz至
200千赫）。对于PLL2环路带宽选择利用上级高频率偏移相
的内部振荡器噪声分布和良好的低偏移频率的相位噪声的压控晶体振荡器或参考
可调谐晶体。
超低抖动是通过允许外部压控晶体振荡器或晶体的相位噪声占支配地位的最终输出的实现
低偏移频率的相位噪声和内部（或外部）VCO的相位噪声占主导地位的最终
在高偏移频率的输出相位噪声。这样的结果在最好的整体相位噪声和抖动性能。
的lmk04208允许器件亚群来提高设备的灵活性。这些不同的
模式选择使用模式：设备模式。例如:
•双环模式- lmk04208典型用例。clkinx作为PLL1参考输入，OSCin港
连接到压控晶体振荡器或调谐晶体。
•单循环模式下的权力PLL1。OSCIN端口作为参考输入。
•时钟分配模式-允许输入clkin1是分布式输出部门，数字延迟，和
模拟延迟。
|
|
||||||||