SI5345A-D-GM原装现货热销/Silicon品牌代理/价格/图片/PDF - 新闻资讯

这些抖动衰减时钟乘法器将第四代DSPLL

™MultiSynth技术使任何频率的时钟抖动

用于需要最高级别的抖动性能的应用的衰减。这些

设备是可编程的，通过一个串行接口与电路可编程非易失性

存储器（NVM）所以他们总是权力与已知的频率配置。

他们支持自由运行，同步运行，并保持模式，并提供

自动和手动输入时钟切换。环路滤波器是完全集成的片上，

消除与离散解决方案相关联的噪声耦合的风险。此外，该

抖动衰减带宽是数字可编程的，提供抖动性能

应用级优化。规划si5345 / 44 / 42是容易与硅

实验室的ClockBuilder Pro软件。工厂预编程的器件也可以。

si5345内部的DSPLL提供抖动衰减和选定的输入任何倍频

频率。分数输入分频器（P）允许的DSPLL执行之间的输入时钟的无中断切换（INX）

这是分数相关。输入开关手动控制或自动使用一个内部状态机。

振荡器电路（OSC）提供了一个参考频率决定输出频率稳定

准确而装置在自由运行或保持模式。高性能的MultiSynth分频器（N）产生

整数或分数相关输出频率的输出级。一个交叉点开关连接任何的

MultiSynth产生任何输出频率。附加的整数除法（R）确定最终输出

频率。

5.1。频率配置

的的DSPLL频率配置通过串行接口编程，也可以存储在

非易失性存储器。分数输入分频器组合（PN / PD），分数倍频（Mn /

Md），分数输出的MultiSynth分（NN / ND），和整数输出部（RN）允许几乎代

任何输出频率上的任何输出。特定频率计划的所有分频值都很容易确定

使用ClockBuilder Pro效用。

5.2。的DSPLL环路带宽

的DSPLL环路带宽的确定输入时钟的抖动衰减量。可配置的DSPLL登记

在0.1赫兹到4千赫的范围内的环路带宽设置可供选择。由于环路带宽

数字控制，始终保持稳定的的DSPLL小于0.1 dB的峰值的环

带宽的选择。

5.2.1。Fastlock特征

选择一个低的DSPLL环路带宽（例如0.1 Hz）通常会延长锁的获取时间。该Fastlock

功能允许设置临时Fastlock环路带宽，是锁采集过程中的应用。

高Fastlock环路带宽的设置将使dsplls锁更快。Fastlock环路带宽设置

在100赫兹到4千赫的范围内可供选择。的的DSPLL将回到其正常的环路带宽，一旦

锁定收购已完成。

5.3。操作模式

一旦初始化完成的DSPLL工作在四种模式之一：自由运行模式，获取锁模式，

锁定模式，或保持模式。显示操作模式的状态图如图11所示。这个

以下部分更详细地描述了这些模式中的每一种。

5.3.1。初始化复位

一旦应用电源，该设备开始一个初始化周期，它下载默认的寄存器值和

从非易失性存储器配置数据和执行其他的初始化任务。通过与该设备的通信

串行接口是可能的，一旦这个初始化周期是完整的。没有时钟将产生，直到

初始化完成。有两种类型的重置可用。硬复位在功能上类似于一个设备

上电。所有的寄存器将恢复存储在NVM的值，所有的电路包括串行接口将

恢复到他们的初始状态。硬复位是使用RST引脚或通过主张硬复位点开始。软

复位绕过NVM下载。它只是用来启动寄存器配置更改。

DSPLL会自动进入Freerun模式一旦上电设备初始化完成。

所生成的输出时钟频率精度Freerun模式完全依赖于频率

的外部晶体或参考时钟在XA / XB销精度。例如，如果晶体频率

±100 ppm，然后所有的输出时钟频率将在配置±100 ppm Freerun模式生成。

任何漂移的晶体频率将被跟踪在输出时钟频率。TCXO或OCXO是

建议，需要更好的频率精度和稳定性而在Freerun或缓缴申请

模式。

5.3.3。锁的获取方式

该设备监视一个有效的时钟的所有输入。如果至少一个有效时钟可用于同步，则

的DSPLL会自动启动锁的获取过程。如果快速锁定功能启用，该的DSPLL将

获得锁使用Fastlock环路带宽设置，然后过渡到的DSPLL环路带宽设置

锁定捕获完成时。在获取锁的输出将产生如下的VCO时钟

频率变化，因为它吸引到输入时钟频率。

5.3.4。锁定模式

一旦锁定，这将产生输出时钟的DSPLL频率和相位锁定到他们的选择

输入时钟。在这一点上任何晶振频率漂移会不会影响输出频率。损失锁定销（笑），

状态位指示锁定实现时。看到在失锁操作细节5.7.4节

电路。

5.3.5。保持模式

的的DSPLL会自动进入保持模式时，所选的输入时钟无效，并没有其他的

有效的输入时钟可供选择。的DSPLL使用的平均输入时钟频率为最终

保持频率减少输出时钟的相位和频率的干扰，当输入时钟

突然失败。保持电路为的DSPLL存储120秒的历史数据的频率而

锁定一个有效的时钟输入。最后平均保持频率值从一个可编程的计算

在存储的历史频率数据中的窗口。窗口大小和延迟都是可编程的

如图12所示。窗口的大小确定的数额保持频率平均。延时值

允许忽略在输入时钟故障之前可能损坏的频率数据。

当进入缴税，这会使其输出的DSPLL时钟频率来计算平均保持

频率。而在缴税，输出频率漂移是完全依赖于外部晶体或外部

参考时钟连接到XA、XB引脚。如果时钟输入有效时，该的DSPLL会自动退出

保持模式和重新获取锁定新的输入时钟。这个过程涉及到拉输出时钟频率

用输入时钟实现频率和相位锁定。这拉过程无干扰及其速度控制

由的DSPLL或Fastlock带宽。

5.4。外部参考（XA和XB）

外部晶体（晶体）中使用内部振荡器（OSC）相结合产生的超低抖动

参考时钟为的DSPLL和稳定的参考为自由运行和保持模式。一

简化图如图13所示。该装置包括内部晶振负载电容消除

对外部电容器的需要，也有来自外部源的降低噪声耦合的好处。参考

表12晶体规格。在48兆赫至54兆赫的范围内的晶体被推荐为最佳抖动

性能.由于氯失配的频率偏移可以调整使用频率调整功能

它允许±200 ppm的频率调整。的si5345 / 44 / 42的家庭提供额外的参考手册

关于水晶的电路板布局的建议，以确保最佳的抖动性能。

该装置还可以容纳一个外部参考时钟（REFCLK）代替晶体。选择之间

外部晶振或REFCLK通过登记配置控制。内部晶体负载电容器（氯离子）

在这种模式下禁用。请参考表3的REFCLK要求使用此模式时。一套分频器

可容纳外部时钟频率高于54兆赫。频率在48兆赫的范围内

54兆赫将达到最佳的输出抖动性能。

5.5。数控振荡器（DCO）模式

输出multisynths支持DCO模式，其输出频率可调，在预先定义的步骤

通过步进频率字定义（FSW）。频率调整通过串行接口或

利用频率增量引脚控制（FINC）或递减（FDEC）。一个细将频率步进的话

的DSPLL频率的输出，而FDEC将减少它。任何数量的multisynths可以更新

一次或独立控制。会计模式时可用的DSPLL是操作在自由运行或

锁定模式。