DS90CR286ATDGGRQ1原装现货热销/TI品牌代理/价格/图片/PDF - 新闻资讯

DS90CR286ATDGGRQ1原装现货热销/TI品牌代理/价格/图片/PDF
发布时间：2016/7/19 10:35:15

特征描述3

1•20至66 MHz的移位时钟支持ds90cr286at-q1四LVDS接收器转换成

（低电压差分信号）数据流

•50%工作周期对接收机输出时钟回到28位数据并行LVCMOS。这个

•在–类建立和保持对Rx输出数据输出选通接收器的输出时钟的时间最好–

•RX功耗小于270 mW（典型值）的上升沿在66。

MHz的最坏情况下的接收LVDS时钟运行率20

•RX省电模式< 200μW（最大）66兆赫。的ds90cr286at-q1相位锁定

输入LVDS时钟，样品的串行比特流在•ESD额定值：4 kV（HBM），1 kV（CDM）

LVDS数据线，并将它们转换为28位

锁相环不需要外部元件并行输出数据。以66的时钟速率

•兼容TIA/EIA-644 LVDS标准兆赫，每个LVDS输入线运行在一个比特率

•低调56引脚DGG 462 Mbps，产生的最大吞吐量（TSSOP）包

1.848 Gbps。

•操作温度：40−°C + 105°C

的ds90cr286at-q1装置增强了•汽车AEC-Q100 2级合格

由于更广泛的数据有效的前一代接收机

接收机输出的时间。的ds90cr286at-q1 2应用程序是专为PCB板芯片OpenLDI来—

•显示器RGB桥转换。LVDS数据传输

•汽车信息娱乐电缆互连是不建议这

装置。工业打印机和成像

数字视频传输用户设计一个兼容的子系统

ds90cr286at-q1 OpenLDI发射机和接收机

机器视觉必须确保一个可接受的斜交利润预算

•OpenLDI RGB桥（地）。对于地中可以找到的细节

应用信息部分。

这是一个2年级的ds90cr286at-q1 AEC-Q100接收器转换成LVDS（低电压差分四

信号）数据流回到并行28位的LVCMOS数据（24位RGB和4位的HSYNC，

VSYNC、德、和控制键）。内部PLL锁进LVDS时钟从20到66兆赫。这个

锁相回路从而保证稳定的时钟来采样输出数据时钟出LVCMOS接收器上的上升

边缘。ds90cr286at-q1 PWR DWN引脚的特点把设备进入低功耗模式时，没有

主动输入数据。

ds90cr286at-q1包括几个关键块：

•LVDS接收器

锁相环（PLL）

•串行LVDS并行LVCMOS转换器

•LVCMOS驱动

7.3.1 LVDS接收器

有五个差分LVDS输入的ds90cr286at-q1。的LVDS输入四包含序列化的数据

源于一个28位源发射机。剩下的LVDS输入包含与LVDS时钟

数据对。

通道链路设备使用内部的PLL来恢复在LVDS接口传输时钟。这个

恢复时钟，然后作为一个参考，以确定接收到的七个串行位的采样位置

每个时钟周期。在串行LVDS数据流的每个比特的宽度是七分之一时钟周期。

差分偏移（ΔT在一个差分对），互连斜（ΔT一个差分对另一个），

时钟抖动都会减少可用的窗口采样LVDS串行数据流。个人绕过

每个VCC的地面会减少噪声传递到锁相环，从而创造一个低抖动LVDS时钟

提高整体抖动预算。

7.3.3串行LVDS并行LVCMOS转换器

在锁相环锁定到输入的LVDS时钟，接收端将每个LVDS差分对数据进

七并行LVCMOS输出数据时钟周期。为ds90cr286at-q1，LVDS数据输入图

根据图6的LVCMOS输出。

7.3.4 LVCMOS驱动

从ds90cr286at-q1的LVCMOS输出的单端数据序列化反序列化

LVDS数据对。每个LVCMOS输出的PLL时钟应该选通的rxclkout上升

端点设备的边缘。所有未使用的ds90cr286at-q1 rxout输出可以悬空。

7.4设备功能模式

7.4.1省电模式

的ds90cr286at-q1接收器可以放置在掉电模式下，在任何时间发出的压水堆

DWN引脚（低电平有效）。的ds90cr286at-q1也是为了防止电源意外丢失或

发射机或接收机。如果电源到发射机丢失，接收器时钟（输入和输出）停止。数据

输出（rxout）保留他们的时钟停止时的状态。当接收器失去功率时，

接收器输入短路到VCC通过内部二极管。电流限制为每输入5毫安，从而避免