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DLPC910ZYR原装现货热销/TI品牌代理/价格/图片/PDF
发布时间:2016/7/13 11:02:14

 dlpc910装置的可靠运行是•为可靠运行要求

该dlp9000xfls DMD。该装置能使一dlp9000xfls DMD的DLP®最高的表演
芯片组。
用户可选择400兆赫和480兆赫的输入
时钟速率的dlpc910提供高速数据和
为dlp9000xfls DMD使控制界面
•像素数据速率大于61吉比特/高达15 kHz的二进制模式率。这些快速二连续流输入数据模式率定DLP技术区别于其他
允许高的速度模式率高达15 kHz的空间光调制器,并为客户提供一个
二元模式对快速设备的第二个战略优势,
准确,和可编程的光转向能力。8 8 8位灰度模式率高达1.8 kHz的
调制的dlpc910提供所需光照镜子时钟脉冲和定时信息的DMD。这个
•64位2 LVDS数据总线接口的独特的能力和价值的dlpc910提供
•支持随机DMD行寻址装置使得它非常适合于支持多种
load4加载的光刻技术,工业,和先进的显示
应用.兼容多种用户定义
基于DLP的电子解决方案的应用处理器和FPGA,图像数据
我•集成
一般控制和100%个数字输入端口从dlpc910 2C接口
状态查询投影图像。图像保持在数字形式和
永远不会被转换成一个模拟信号。这个
dlpc910过程数字输入图像和2应用程序将数据转换成一种格式由DMD的需要
用于适当的显示的光刻技术。然后DMD将光
直接成像由加载到的像素数据所确定的位置
DMD。
平板显示
对于完整的电气和机械规格,印刷电路板制造
该dlpc910,看到Virtex®
5产品
dlpc910数字控制器提供了一种可靠的高速数据管道的DMD,在数字输入
LVDS接口配置所需的DMD的时序要求。DMD反射光线的
用一位二进制编码的模式,其中每个镜是一个像素的镜像模式映射。
数据输入接口由四输入数据总线:ddc_din_a,ddc_din_b,ddc_din_c,和
ddc_din_d。每个节点包含16个差分对同步的上升及下降沿
相关ddc_dclk信号。
7.3.2数据时钟
数据时钟界面由四个差分对的:ddc_dclk_a,ddc_dclk_b,ddc_dclk_c,和
ddc_dclk_d。每个人都必须持续运行。与数据时钟相关的所有信号应该
同步这些信号。例如,ddc_din_a和dvalid_a应同步上升
ddc_dclk_a边缘。这钟应该有效释放ctrl_rstz之前。ddc_dclk是DDR时钟
负载的上升沿和下降沿ddc_dclk数据。这个时钟上的抖动是指定的时间
要求.
数据有效的界面由四个差分对的:dvalid_a,dvalid _b,dvalid _c,和dvalid _d。
的dvalid信号应为同步,这意味着帧数据。dvalid可以断言
作为:
在行或行之间的中断的单独行加载
•帧块载荷-例如,16块的dlp9000xfls允许制定100个连续的行
荷载,或
•取景整个DMD负载在dvalid保持活跃的所有DMD行负载零无效数据
行与行之间。
如果dvalid帧DMD块或整个DMD,确保块和行控制信号调整
在数据流中的适当位置。参考块模式操作以供进一步的信息。
7.3.4接口训练
的dlpc910检测½高速时钟之间的相位差(用于设备的LVDS驱动
数据)和内部产生的½速度数据时钟选择数据时钟相位捕获。这是通过
提供一个简单的重复模式,所有的数据输入,输出的dlpc910的init_active
高/活性。下面描述的训练模式的细节。


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