LMH1983SQE原装现货热销/TI品牌代理/价格/图片/PDF - 新闻资讯

LMH1983SQE原装现货热销/TI品牌代理/价格/图片/PDF
发布时间：2016/7/2 10:32:15

特征描述3

1 lmh1983是一个高度集成的可编程•四锁相环同步的A / V时钟产生

音频/视频（A / V）用于时钟发生器

–PLL1：27或13.5 MHz的广播和专业应用。它可以

–PLL2：148.5或74.25 MHz的替代用于多个锁相环和压控

–PLL3：148.5/1.001或74.25/1.001兆赫应用支持SMPTE串行数字视频

（SDI）和AES3/EBU数字音频标准。它提供了

–pll4：98.304兆赫/ 2

（x = 0到15）任何SDI发射器的低抖动时钟基准

•3×2视频时钟交叉点满足严格的输出抖动规格无

灵活的锁相环带宽，以优化抖动额外的时钟清洁电路。

时间lmh1983功能自动输入格式的性能和锁

•软同步新标准检测，多的A / V输出的简单编程

•数字缓缴或自由运行的参考格式音频或数字的损失，自由运行模式，和

覆盖各种自动编程

用于引用和函数丢失的状态标志。识别的输入格式包括HVF锁相环锁定同步为主要的视频标准，27兆赫，10

•3.3 V单电源供电兆赫，32 / 44.1/48/96 kHz音频字时钟。

我•

2C接口地址选择引脚（3个国家）的双级架构集成锁相环PLL四

三片内振荡器。第一阶段（PLL1）使用

2应用外部低噪声27 MHz VCXO窄

环路带宽提供一个干净•三率参考时钟（3G /高清/标清SDI串行）

下一阶段。第二阶段（PLL2，3，4）

•FPGA参考时钟/清洁由三个平行的压控振荡器的锁相环同步

音频嵌入或去嵌入一代主要的数字A / V时钟基本

•摄像机率，包括148.5兆赫，148.5/1.001兆赫，和

98.304兆赫（4赫兹24.576兆赫）。每个PLL可以

•帧同步（同步锁相，DARS）产生的时钟和定时脉冲指示顶部

•AD或DA转换、编辑、处理卡架（TOF）。

当锁定参考，内部10位ADC将跟踪环路滤波器的控制电压。当损失

参考（LOR）时，该lmh1983编程可以保持控制电压输出保持

在±0.5 ppm的精度（典型）参考以前的。可配置的lmh1983重新同步

一个无误的操作上的参考。

lmh1983模拟锁相环（PLL）时钟发生器，可以输出同步时钟在

视频和音频率变化，同步或同步锁定“HSYNC和VSYNC输入参考时间。这个

lmh1983特征帧输出最高（TOF）对四个通道的脉冲发生器，每

也可以同步到参考帧的可编程定时。时钟发生器采用了两级

锁相环结构。第一阶段是基于锁相环压控晶体振荡器（PLL1）需要一个外部27 MHz的晶体振荡器

环路滤波器。在锁定模式，可以锁定PLL1低环路带宽VCXO时钟输入参考。

VCXO提供低相位噪声的时钟源衰减输入定时抖动最小抖动转移。

对外部VCXO的结合，外部环路滤波器和可编程锁相环参数提供的灵活性

为系统设计人员优化循环带宽和循环响应的应用。

第二阶段包括三个锁相环（PLL2 PLL3，pll4）集成VCO和环路滤波器。这些锁相环

不断跟踪参考晶体振荡器的时钟相位从PLL1无论设备模式。该PLL2和PLL3

有预配置的分频比为从压控晶体振荡器时钟倍频或翻译

频率，以产生两个常见的高清时钟速率（148.5兆赫和148.35兆赫）。pll4预配置

生成音频时钟，默认为24.576 MHz的输出，虽然pll4有几个寄存器，允许它

重新配置为各种应用程序。

压控振荡器的锁相环采用高环路带宽保证锁相环的稳定性，因此该PLL1 VCXO必须提供一个稳定的

低抖动时钟参考，以确保最佳的输出抖动性能。任何未使用的时钟或TOF输出可以

放置在高阻抗模式。这可能是有用的，以减少功耗，以及减少抖动或相位噪声

关于有源时钟输出。TOF脉冲可编程表明起动（上）框架甚至

提供格式交叉锁定。输出格式寄存器应进行编程，以指定输出时间

（输出时钟和TOF脉冲），输出定时偏移相对于参考和输出初始化

（对齐）到参考帧。

在锁相出现亏损的引用时，可以默认为PLL1自由运行或缓缴运行。

当选择自由运行时，输出频率的精度将取决于对自由运行的外部偏差

控制电压输入脚，vc_lpf。当保持选中，环路滤波器可以保持控制电压

保持短期输出相位精度为一个短暂的时期，以允许应用程序选择

二次输入参考和重新锁定输出。在一个合适的PLL1回路组合这些选项

响应设计可以提供灵活性，管理输出时钟的行为在损失和重新收购的

参考。参考状态和锁相环锁定状态标志可以提供实时状态指示

应用系统。参考和锁定检测阈值的损失也可以配置。

PLL1生成一个27 MHz的参考，作为主要的参考频率锁相环中的所有其他

该装置。PLL1具有双重循环结构与主回路锁定外部27 MHz的晶体压控振荡器一

显信号谐波。除了这一环，有一次循环，可用于同步锁相

操作.这第二回路对TOF1输出信号的相位从lmh1983的鳍信号。

为了将输出信号的帧调整为与输入参考同步，第二个循环

可以覆盖主循环。关于控制此功能的详细信息描述在TOF1

对齐。

说明PLL1的双闭环结构，参考图9 PLL1框图。主回路

以参考应用于欣输入分R（存储在寄存器0x29和0x2a）。这个

股息是在相位和频率的外部27 MHz VCXO输出除以n相比

（存储在寄存器0x2b和0x2c）。PFD（相位频率检测器），输出脉冲的产生

通过一个外部环路滤波器驱动外部VCXO的电压控制集成。