AT17LV256-10PU原装现货热销/Atmel品牌代理/价格/图片/PDF - 新闻资讯

描述

《at17lv Configuration（配置器的FPGA eeproms）提供的易touse，

配置存储器的成本有效的解决方案，为现场可编程门

阵列。《at17lv packaged器件是在8引脚叶，8引脚PDIP，8引脚

20引脚SOIC封装，plcc 20引脚SOIC和44引脚TQFP期权（表1）。《

at17lv配置器使用一个简单的串行访问一个或两个configure程序

更多的FPGA器件。用户可以选择在《polarity的复位功能，在

编程。这些器件也支持一个写在它的保护机制

编程模式。

设备描述

为配置的EEPROM的控制信号（CE，复位/ OE和CCLK）与FPGA直接接口

设备控制信号。所有FPGA设备可以控制整个配置过程，并从中检索数据

配置无需外部EEPROM的智能控制器。

配置的EEPROM复位/ OE和CE引脚控制数据输出三态缓冲脚，

启用地址计数器。当复位/原厂驱动高，配置的EEPROM复位的地址

计数器和三态其数据引脚。CE管脚还控制该AT17LV配置输出。如果行政长官举行

高后复位/光电复位脉冲，计数器是残疾人和数据输出引脚为三态。当OE是

随后驱动低，计数器和数据输出引脚被启用。当复位/原厂驱动高

再次，地址计数器复位和数据输出引脚为三表示，无论行政长官的状态。

当配置有驱动其所有数据和CEO是驱动低，设备三态数据引脚

避免与其他配置的争夺。上电时，地址计数器自动复位。

这是该设备的默认设置。因为几乎所有的FPGA使用复位低电平和OE高，这个文件

将描述复位/ OE。

4。FPGA串行主模式概述

I/O和逻辑的任何基于SRAM的FPGA功能是建立一个配置方案。这个

程序时自动加载任何权力时，或命令，根据FPGA的状态

模式引脚。在主模式，FPGA自动加载配置程序从外部存储器。

该AT17LV串行EEPROM中的配置已被设计为与主串行模式的兼容性。

本文档讨论Atmel at40k，AT40KAL和at94kal应用以及Xilinx公司的应用。

5。控制配置

大多数连接FPGA设备和该AT17LV串行EEPROM之间简单的自我解释。

对该AT17LV配置数据输出驱动器的喧嚣的FPGA设备。

大师FPGA CCLK的输出驱动的该AT17LV配置时钟输入。

任何at17lv配置驱动下配置CE输入输出在一个级联的CEO

链的EEPROM。

ser_en必须连接到VCC（除了在ISP）。

准备（1）引脚可作为器件的集电极开路指示器复位状态；它是驱动低

当设备处于重置周期时，在循环完成时释放（三）。

级联配置串行EEPROM

多FPGA的配置作为一个菊花链，或需要更大的FPGA配置存储器，

cascaded configurators提供额外的内存。

后负荷从第一配置位是读取时钟信号，其输出的配置asserts CEO

低disables ITS数据线和驱动程序。在第二个配置recognizes低级on ITS CE输入和

使用它的数据输出。

一个完整的配置后，所有的地址计数器复位，如果是cascaded configurators复位/ OE

在每个配置一个驱动其活跃（低）的水平。

如果一个地址计数器是不是在完成复位，复位/ OE输入的话，可以在其无效。

（高）的水平。

在at17lv65（nrnd）设备没有一个首席执行官将cascaded结构特征。

7。polarity at17lv复位

用户可以配置的at17lv程序重置为复位位置。polarity / OE或复位/ OE。本

特征是支持工业标准编程算法。

8。编程模式

在进入编程模式是通过把_ SER EN低。在这个时尚的芯片可以通过程序升温

2线串行总线。在完成编程只读在VCC是供应。编程电压是产生超

在芯片上。

9。待机模式

在at17lv configurators进入低功耗待机模式，当asserted CE是高的。在这时尚，

at17lv65（nrnd），at17lv128（nrnd），或at17lv256配置consumes小于50μa of curren

在3.3V电源（100μa for the at17lv512／010和200μa for the at17lv002 / 040）。他们在一个高阻抗仪表输

州立不管of the State of the OE输入。