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XRT91L33IG-F原装现货热销/EXAR品牌代理/价格/图片/PDF 发布时间：2016/3/21 9:56:00 •执行的可选时钟和数据恢复 的622.08 Mbps的数据（STS-12 / STM-4）或155.52
Mbps的（STS-3 / STM-1）NRZ数据
•符合Telcordia公司，ANSI和ITU-T G.783和G.825
SDH抖动要求，包括T1.105.03 - 2002
SONET抖动容限规范，GR-253
CORE，GR-253 SONET ILR抖动规范。
•锁定输出引脚监测数据运行长度和
从参考时钟频率漂移
•数据在输出再采样
•高电平信号检测（SIGD）LVPECL输入
•低抖动，高速输出，支持LVPECL和
低功耗LVDS终止
•19.44 MHz参考频率输入LVTTL
•低功耗：215毫瓦典型
•3.3V电源
•20引脚TSSOP封装
•需要一个外部电容
•PLL旁路操作方便电路板调试
处理
•ESD 2kV的比大于所有引脚
应用
基于SDH的•SONET /传输系统
•添加/插复用器
•交叉连接设备
•ATM和多业务交换机，路由器和
交换机/路由器
•DSLAMS
•SONET / SDH测试设备
•DWDM终端设备
概述
该XRT91L33是一个完全集成的多速率时钟
用于SONET/ SDH和数据恢复（CDR）装置
622.08 Mbps的STS-12/ STM-4或155.52 Mbps的STS-3/
STM-1申请。该器件提供时钟和
数据恢复（CDR）通过同步功能的
片上压控振荡器（VCO）的
输入串行炒非归零（NRZ）
数据流。图1显示的框图
该XRT91L33。
时钟和数据恢复（CDR）单元从差分接收机接受高速NRZ串行数据和
生成具有等于传入的数据的频率的时钟。该CDR块使用参考时钟
训练和监视其时钟恢复PLL。在启动时，PLL锁定在本地参考时钟。一旦这
实现的，在PLL试图锁定到输入的接收串行数据流。每当恢复
时钟频率从本地参考时钟频率超过约±500ppm的偏离，则
时钟恢复PLL将切换并锁定返回到本地参考时钟，并宣布锁定的损失。
每当锁定丢失或信号事件的损失发生时，CDR将继续提供一个恢复的时钟
（基于本地参考）到成帧器/映射的设备。任何一方当LOS条件或发生
LEKTOREN低。在这种情况下，接收串行数据输出被强制为逻辑零状态为整个
到LOS条件的持续时间。这作为一个在LOS功能接收静音数据，以防止随机噪声
被误解为有效的输入数据。当SIGD再次激活时，恢复的时钟
决心就可以到当地的参考源±500 ppm的精度内LOS不再
声明，时钟恢复PLL将切换并锁定返回到输入的接收串行数据流。
该XRT91L33 CDR设计有一个SONET成帧器/ ASIC器件来操作，并提供了高速
串行时钟和数据恢复的接口的光网络。该CDR接收差分NRZ串行位
在料流运行的STS-12 / STM-4或STS-3 / STM-1，并产生恢复经由串行时钟和数据
差分LVDS / LVPECL驱动器。
2.1参考时钟输入
该XRT91L33在接受一个REFCK 19.44MHz的LVTTL时钟输入。所述REFCK应从生成
具有频率精度优于±100ppm的更好，以便锁定检测的CDR损失源有
需要用于SONET系统的必要的精度。
2.2接收时钟和数据恢复
时钟和数据恢复（CDR）单元接受来自差动接收器的高速NRZ串行数据
并产生一个时钟，它是相同频率的接收的数据。时钟恢复模块利用
从REFCK参考时钟培训和监控其时钟恢复PLL。在启动时，PLL锁定到
本地参考时钟。一旦这被完成时，PLL然后试图锁定到输入的接收串行
数据流。每当所恢复的时钟频率从本地参考时钟频率由偏离
超过约500ppm的±越多，时钟恢复PLL将切换到本地参考时钟，声明
失锁，输出LOCK输出引脚上的低电平信号。每当锁（LOL）或一的损失
信号（LOS）事件的损失发生时，CDR的将继续提供一个接收时钟（基于本地
参考）。
2.3外部接收回路的滤波电容
对于STS12 / STM4和STS3 / STM1操作，XRT91L33使用1.0uF（或更大）外部环路滤波器
电容器达到所需的接收机抖动性能。它必须有良好的隔离，禁止噪音进入
CDR的块，并应尽可能靠近引脚越好。非偏振光电容应的
±10％的容差。使用类型X7R X5R或电容的温度范围内提高了稳定性。
2.4 STS-12 / STM-4和STS-3操作/ STM-1模式
VCO输出信号被馈送到可编程分频器允许适当地设置PLL操作
频率对应于所述的期望数据速率。对于622.08 Mbps的信号STS12_MODE设置HIGH和
有155.52Mbps，STS12_MODE被设置为低。
2.5信号检测
XRT91L33具有用来指示一个LOS条件（信号丢失）两个控制引脚。该SIGD引脚是一个
LVPECL输入和LCKTOREFN引脚为LVTTL输入。它们被内部连接如图3。
如果这些两个输入变为低电平，TEST为低时，XRT91L33将进入信号（LOS）状态的损失，
并且将静音RXDOP / N。在LOS状态，XRT91L33也将在±500ppm的维持RXCLKOP / N
的输入基准时钟，REFCK。大多数的光学模块都有一个SIGD输出。这SIGD输出指示
有足够的光功率，并且通常高电平有效。如果光学模块上的SIGD输出是
LVPECL，它应直接连接到XRT91L33的SIGD输入，并且LCKTOREFN输入应
是高位。如果SIGD输出LVTTL，应直接连接到LCKTOREFN输入和
SIGD输入应接高电平。的SIGD和LCKTOREFN输入也可以用于其它应用
当需要在±输入参考时钟的500ppm的持有RXCLKOP / N输出和静音串行
数据输出线。
XRT91L33设有一个PLL锁定检测电路。锁定检测（LOCK）输出变成HIGH，表明
PLL被锁定到串行数据输入和有效的数据和时钟是存在于高速差分输出。
如果任一LOCKTOREFN或SIGD输入强制为低LOCK输出将变低。 另外，
锁也将变低，如果输入的数据频率大于+/-更500ppm的从基准时钟远
频率（REFCK在OC12模式×32，REFCLK×8英寸OC3模式）。当LOCK输出低电平时，
VCO被强制锁定REFCK，然后释放锁定在输入的数据。如果传入的数据频率
保持+/-500ppm的窗口外，重复训练模式。防抖动逻辑稳定LOCK
输出引脚保持低传入频率远远超出500ppm的+/-窗口。
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