EP1AGX50DF1152I6N

EP1AGX35DF780I6N

EP1AGX50CF484C6N

EP1AGX50DF1152C6N

EP2AGX125EF29I6N

EP2AGX95EF35I6N

EP2A40B724I9N

EP2A40F1020I8N

EP2A40F672I8N

EP2A25F672I8N

EP2A25B724I7N

EP2A15FF672I8N

EP2A15B724I7N

EP2A15F672I8N

EP2AGX95EF35C6N

EP2AGX125EF35C5N

EP2A40B724C9N

EP2A40F1020C8N

EP2A40F672C8N

EP2A25F672C8N

EP2A25B724C7N

EP2A15FF672C8N

EP2A15B724C7N

EP2A15F672C8N

EP4SE530F40I3N

EP4SE290H29I2N

EP4SE290F40I2N

EP4SE680H35I3N

EP4SE680F43I3N

EP4SE680F40I3N

EP4SE360H29I2N

EP4SE360F40I2N

EP4SE290F35I2N

EP4SE230F29I2N

EP4SE110F29I2N

EP4SGX530NF45I2N

EP4SGX530KH40I2N

EP4SGX530HH35I2N

EP4SGX230KF40I2N

EP4SGX230HF35I2N

该AD1928是专为3.3 V电源。独立的电源

被提供用于模拟和数字部分电源引脚。

这些引脚应与100 nF的陶瓷芯片被绕过

电容，尽可能靠近引脚的地方，以减少噪声

拾起。至少有22μF的大容量铝电解电容器

还应提供在印刷电路板上作为编解码器相同。供

关键应用，以获得更高的性能

独立的电源为模拟和数字部分。如果这是

不可能的，则建议的模拟和数字

用品由一个铁氧体磁珠串联的装置来分离

每个电源。该模拟供电是干净是很重要的

越好。

所有的数字输入与TTL和CMOS电平兼容。

所有输出从3.3 V DVDD电源驱动，并

与TTL和3.3 V CMOS电平兼容。

该ADC和DAC内部电压基准（VREF）被带到

列于FILTR和应绕过尽可能接近到

芯片，用10 F和100 nF的并联组合。任何

绘制外部电流应限制在小于50微安。

内部参考用的PLL和时钟被禁止

控制1个寄存器，并且FILTR可以从外部驱动

资源。这可以用于缩放DAC输出到削波

根据它的电源电压的功率放大器的水平。

ADC输入增益成反比而变化。总增益

从ADC输入至DAC输出保持不变。

该CM引脚是内部共模参考。它应该

被绕过尽可能接近到芯片，具有平行

组合的47 F和100 nF的。这个电压可用于

偏压外部运算放大器对输入的共模电压

和输出信号引脚。输出电流应限于

小于0.5 mA的源和2 mA的宿该AD1928还允许菊花链配置扩大

系统4的ADC和DAC的16（见图18）。在这种模式下，

该DBCLK频率为512 fs的。 DAC的前八个插槽

TDM数据流属于第一AD1928链中和

最后八插槽属于第二AD1928。第二

AD1928是附着到DSP的TDM端口的设备。

为了适应16个频道在96 kHz的采样率，

AD1928可以配置成一个双线TDM模式，如

图19所示该模式允许一个较慢DBCLK比

通常要求的单线TDM模式。

再次，第一四个通道每个TDM输入的属于

链中的第一个AD1928和最后四个通道属于

第二AD1928。

双线路TDM模式也可以被用于在一个发送数据

192千赫的采样速率成AD1928，如图20。

有两种配置ADC端口工作在

菊花链模式。第一个是与一个ABCLK在256 FS，

图21所示的第二结构示于

图22.注意，在512 FS ABCLK模式下，ADC

渠道占据了前八插槽;第二个8插槽

空。第一AD1928的TDM_IN必须接地

所有操作模式。

的串行端口的输入/输出引脚，根据定义

到串行模式中选择。请参阅表13进行详细

每个引脚的功能描述。参见图26为一个

与两个外部立体声DAC典型的AD1928配置

和两个外部立体声模数转换器。

图23至图25示出了串行模式格式。供

最大的灵活性，LRCLK和BCLK被的极性

可编程的。在这些图中，所有的时钟，只显示

正常的极性。默认模式为I2

S.