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ADAU1701JSTZ原装现货热销/ADI品牌代理/价格/图片/PDF 发布时间：2015/10/17 9:51:34 特征 28- / 56位，50 MIPS数字音频处理器
2型ADC：信噪比为100dB，中-83 dB的THD + N
4个DAC：信噪比104分贝，-90 dB的THD + N
完全独立工作
从串行EEPROM自启动
与4-用于模拟控制辅助ADC
GPIO用于数字控制和输出
完全可编程利用SigmaStudio图形工具
28位×28位乘法器以及56位累加器全
双精度处理
时钟振荡器产生的晶体主时钟
用于从64×fs的主时钟锁相环，256×FS，
384×FS或512×FS时钟
灵活的串行数据输入/输出端口与I2S兼容，
左对齐，右对齐和TDM模式
支持高达192 kHz的采样率
片上的兼容性稳压器与3.3 V系统
48引脚塑料LQFP
应用
多媒体扬声器系统
MP3播放器音箱底座
汽车头单位
Minicomponent音响
数字电视
录音室监听
音箱分频器
乐器音效处理器
在座椅音响系统（飞机/长途汽车）
使用振荡器
的ADAU1701可以使用一个板上振荡器以生成其
主时钟。振荡器被设计为具有256×FS工作
主时钟，这是12.288 MHz的频率48 kHz的FS和
11.2896 MHz的频率44.1kHz的FS。在振荡器的晶体
电路应该是一个AT切，并联谐振器在操作其
基频。图14显示了外部电路
推荐用于正确操作
设定主时钟/ PLL模式
该ADAU1701的MCLKI输入输出通过PLL，产生
50 MIPS SigmaDSP内核时钟。在正常操作中，
输入到MCLKI必须是以下中的一个：64×FS，256×FS，
384×FS，或512×FS，其中，fS是输入取样率。该
如上述模式被设定上PLL_MODE0和PLL_MODE1
表12.如果ADAU1701被设置为接收双速率信号
（通过减少一个因子的每采样程序步骤数
2使用核心控制寄存器），主时钟频率
必须是32×FS，128×FS，192×FS或256×FS。如果ADAU1701
被设置为接收四速率信号（通过减少的数
通过4倍，每个样品的程序步骤，使用核心控制
注册），主时钟频率必须为16×FS，64×FS，96×FS，
或128×FS。上电时，一个时钟信号必须存在于
MCLKI引脚，使得ADAU1701可完成
初始化程序。
该ADAU1701的数字电压必须设定为1.8伏。
芯片包括一个板上电压调节器，其允许
所使用的系统装置没有可用的1.8 V电源
但是有一个可用的3.3 V电源。唯一的外部元件
需要在这样的情况下是一个PNP晶体管，电阻器，和一
几个旁路电容。只有一个销，VDRIVE，有必要
支撑调节器。 （3.3 V - 1.8 V）×60 MA = 90毫瓦
有许多晶体管，如从Zetex的所述FZT953
半导体，在小可用这些规范
SOT-23或SOT-223封装。
用于电压调节器的建议的设计示
图16. 10 F和100 nF电容显示在此
配置被推荐为旁路，但不
所必需的操作。每个DVDD引脚都应该有自己的
100 nF的旁路电容，但只有一个大电容（10μF至
47μF）需要两个DVDD引脚。利用这种结构，
3.3 V是主系统电压; 1.8伏是在生成
晶体管的集电极，其连接到所述DVDD销。
VDRIVE被连接到PNP晶体管的基极。如果
调节器没有在设计中采用，VDRIVE可以接地。
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