赛灵思推出XC18V00系列在系统编程的梅布尔配置PROM（图1）。在这种3.3V器件家族包括4兆位，2-兆位，1-兆位，和一个512千比特PROM，提供了一个易于使用，经济高效略去方法重新编程并存储赛灵思FPGA配置比特流。当FPGA在主串行模式下，它会生成一个配置时钟驱动PROM。一个简短的访问CE和OE启用时间后，数据可在PROM的数据（D0）销，其连接到FPGA的DIN引脚。新的数据是可用的每个利培经过短暂的访问时间荷兰国际集团时钟边沿。在FPGA生成相应的num-时钟脉冲误码率来完成配置。当FPGA是从串行模式下，PROM和FPGA主频是由一个外部时钟。当FPGA是主-SelectMAP模式中，FPGA生成配置时钟驱动PROM中。当FPGA处于从并行或从-SelectMAP模式下，外部振荡器产生的配置时钟驱动PROM和FPGA中。 CE后OE启用，数据可在PROM的DATA（D0-D7）引脚。新的数据是可用的短期访问时间之后的每个时钟上升沿。该数据被移入FPGA在CCLK的下一个上升沿。一个自由运行 - 宁振荡器可以在从并行使用，或奴隶SelecMAP模式。多个设备可以通过使用总裁被连结输出以驱动下面装置的CE输入。该时钟输入，所有的PROM在这个数据输出链是相互关联的。所有设备都兼容，可以与家庭或与其他成员进行级联在XC17V00一次性可编程串行PROM家庭。