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EP1AGX50DF1152I6N
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XC4020E-4HQ208I原装现货热销/XILINX品牌代理/价格/图片/PDF 发布时间:2015/4/3 9:37:54 XC4000E相比,XC4000任何XC4000E设备的100%兼容超等效XC4000设备,不仅在功能上,而且还电,并在引脚和配置比特流。所述XC4000E设备具有以下附加功能系统蒸发散,其中大部分是通过在选项调用配置数据流:同步RAM在任何CLB的二个RAM是可以改变的,以同步写操作。在这种同步模式中,内部写操作是由相同的时钟驱动控制触发器。时钟的极性是可编程的的RAM(两个F和G函数发生器一起),而是独立选择的触发器的极性。地址数据,和WE输入由该上升沿或下降沿锁存时钟边沿,和一个短的内部写脉冲生成后时钟沿正确的。这种自定时写操作从而有效边沿触发。读操作不受此变化到同步写入。双端口RAM一个单独的选项转换成16×2内存在任何CLB成一个16×1双端口RAM。在这种模式下,任何操作该写入到F-RAM,也自动写入到G-AM,使用F地址。在G-地址就可以了,因此,不用于写入的G-RAM中。该CLB因此可以用来作为一种非对称的双口的RAM,具有F作为读出地址的F-RAM和写地址为F - 和G-RAM,而G为读出解决对G-RAM上。注意,F和G尚可独立读地址,因为它们是在XC4000。该二个RAM一起具有使用F 1的读/写端口地址,和一个只读端口通过G地址。每个CLB既可以配置成函数发生器异步单端口,同步单端口,或同步双端口。H-函数发生器在XC4000E,轰函数发生器是更通用。其输入可以不仅来自F和G功能发电机也从最多三个控制输入线。 为H函数发生器可以是完全或部分不知疲倦吊灯其他两个函数发生器的。IOB时钟使能所述两个触发器中的每个IOB有一个共同的时钟使能输入,它通过配置可被激活indi-idually为输入或输出触发器或两者。这个时钟
使的运作完全喜欢上了XC4000的EC销CLB。这使得IOB中更加灵活,并避免了需要时钟门控。输出驱动器
输出的上拉结构可在全球范围内配置是要么一个TTL状图腾柱(n沟道上拉晶体管器,拉来一个阈值以下的Vcc电压,就像XC4000)或为CMOS(p沟道上拉晶体管拉至VCC)。另外,在可配置的上拉电阻XC4000E是拉至Vcc一个p沟道晶体管,而在XC4000是,拉的n沟道晶体管下面的Vcc电压一个阈值。输入阈值输入阈值可在全球范围内配置为TTL(1.2 V阈值)或CMOS(2.5 V阈值),就像XC2000和XC3000投入。请注意,这两个全球输入阈值和输出电平调整是不确定吊灯对方。全球信号进入逻辑存在从全局时钟额外的访问到F和G功能发生器输入。模式引脚上拉电阻在配置过程中,这三个模式引脚,M0,M1,和M2,有弱上拉电阻。最流行的
配置模式,从串行的模式引脚可以这样悬空。为用户模式,三个模式输入可以单独配置带或不带弱上拉或下拉
电阻序输入引脚有一个永久的弱上拉。软启动像XC3000A的XC4000E家有“软启动”。当在配置过程结束,设备在用户模式下启动时,输出的第一激活是自动摆率限制。这避免了潜在的当所有输出打开simulta-地反弹
neously。启动后,该个体的压摆率输出是,如在XC4000家族,由所确定的各个配置选项。
产品特点
•第三代现场可编程门阵列
- 片上的超高速RAM与同步写入选项
- 双端口RAM选项
- 完全兼容PCI
- 丰富的触发器
- 灵活的函数发生器
- 专用高速进位运算电路
- 宽边解码器(4元缘)
- 互连线层次
- 内部三态总线能力
- 8全球低偏移时钟或信号分配网络
•灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
•亚微米CMOS工艺
- 高速逻辑和互联
- 低功耗
•面向系统的特点
- IEEE 1149.1兼容的边界扫描逻辑支持
- 可编程输出摆率(2种模式)
- 可编程输入上拉或下拉电阻
- 每个输出12 mA的灌电流
- 每对输出24 mA的灌电流
•配置通过加载二进制文件
- 无限的可重编程
- 六编程模式
•XACT开发系统上运行的386/486 /
奔腾型PC,阿波罗,太阳4,和惠普
700系列
- 接口,以流行的设计环境,如
Viewlogic系,Mentor Graphics和的OrCAD
- 全自动分区,布局布线
- 交互式设计编辑器优化设计
- 288宏,34硬宏,RAM / ROM编译
描述
现场可编程门阵列的XC4000E系列
(FPGA)器件提供定制的CMOS VLSI的好处,
同时避免了初始成本,时间延迟,和固有的风险
传统的蒙面门阵列。
在XC4000E系列提供了一个常规的,灵活的,亲
可配置逻辑块的可编程架构
(CLB)是由一个强大的versa-的层次互连
瓷砖布线资源,周围的周边
可编程输入/输出模块(IOB)。
XC4000E器件有大手笔的路由资源
容纳最复杂的互连图案。
他们通过加载配置数据定制成
内部存储器单元。在FPGA既可以积极
读它的配置数据从外部串行或字节级的
并行PROM(主模式),或配置数据
可以被写入到FPGA(从属和外围
模式)。
在XC4000E系列支持强大sophis-
ticated软件,涵盖了设计的各个方面:从
原理图输入,仿真,自动块地方 -
精神疾病和互连的路由,并最终创建
配置比特流。
FPGA是理想的缩短了设计和开发
换货周期,但它们也提供了具有成本效益的解决方案
生产速度远远超出每月1000系统。
在XC4000E系列是流行的XC4000的一个超集
家人。该装置的详细描述architec-
TURE,配置方法,引脚功能,封装
引脚输出和尺寸,看到赛灵思可编程
逻辑数据手册。
下面几页介绍的新功能
XC4000E家庭和列表电气和时序参数。
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