EP1AGX50DF1152I6N

EP1AGX35DF780I6N

EP1AGX50CF484C6N

EP1AGX50DF1152C6N

EP2AGX125EF29I6N

EP2AGX95EF35I6N

EP2A40B724I9N

EP2A40F1020I8N

EP2A40F672I8N

EP2A25F672I8N

EP2A25B724I7N

EP2A15FF672I8N

EP2A15B724I7N

EP2A15F672I8N

EP2AGX95EF35C6N

EP2AGX125EF35C5N

EP2A40B724C9N

EP2A40F1020C8N

EP2A40F672C8N

EP2A25F672C8N

EP2A25B724C7N

EP2A15FF672C8N

EP2A15B724C7N

EP2A15F672C8N

EP4SE530F40I3N

EP4SE290H29I2N

EP4SE290F40I2N

EP4SE680H35I3N

EP4SE680F43I3N

EP4SE680F40I3N

EP4SE360H29I2N

EP4SE360F40I2N

EP4SE290F35I2N

EP4SE230F29I2N

EP4SE110F29I2N

EP4SGX530NF45I2N

EP4SGX530KH40I2N

EP4SGX530HH35I2N

EP4SGX230KF40I2N

EP4SGX230HF35I2N

系列概述

该FastFLASH XC9500XL系列是一个3.3V CPLD系列针对高性能，低电压的应用中领先的通信和计算系统，

其中高器件的可靠性和低功耗是重要的。每个XC9500XL器件支持在系统亲编程（ISP）和完整的IEEE 1149.1（JTAG）bound-元扫描，提供了卓越的调试和设计迭代能力小外形封装。该XC9500XL系列设计与赛灵思的Virtex紧密合作，的Spartan-XL和XC4000XL FPGA系列，使系统设计人员快速接口之间的最佳逻辑分区电路和高密度的通用逻辑。如图所示在表1中，对XC9500XL器件范围逻辑密度从800到6400可用门36至288寄存器​​，分别。多种封装选择和相关的I / O容量示于表2中。XC9500XL家族MEM-的BER是完全针脚兼容，便于设计移行在多个密度选项化在给定的包足迹。该XC9500XL建筑特色解决要求一在系统可编程的求。增强引脚锁定功能可避免代价高昂的返工板。在系统编程明整个完整的商业经营范围和编程耐久性评价提供无忧系统现场升级的重新配置。扩展数据保留支持更长和更可靠的系统operat-荷兰国际集团的生活。先进的系统特点包括输出斜率控制和用户可编程的接地引脚，以帮助降低系统噪音。每个用户引脚与5V，3.3V，2.5V和兼容输入和输出可以为3.3V或2.5V被构造。操作。该XC9500XL器件具有对称全3.3V输出电压摆幅允许平衡兴衰次。另外的细节可以在申请中找到第17页上的“延伸阅读”中列出的注意事项。体系结构描述每个XC9500XL设备是一个子系统构成的多PLE功能块（FB）和I / O模块（IOB）完全互通过快速连接II开关矩阵相连。该IOB提供了缓冲的装置输入和输出。每个FB提供了超宽的可编程逻辑能力54inputs和18个输出。快速连接II开关矩阵连接所有FB输出和输入信号的FB输入。对于每个FB，最多18输出（取决于封装年龄引脚数）及相关的输出使能信号驱动直接IOB的。参见图1功能块每个功能块，如图2是由18个独立的宏单元，每个能够实现的一个组合或注册的功能。该FB还接收全局时钟，输出使能，并设置/复位信号。该FB产生18输出驱动的快速连接开关矩阵。这些18输出和它们相应的输出使能信号也驱动IOB。在FB中的逻辑是使用求和，产品实现

表示。五十四输入提供108真实的COM二进制补信号到可编程AND阵列，以形成90产品条款。任何数量的这些乘积项，最多90可用，可以通过分配给每个宏单元乘积项分配器。