|
IC库存索引: | A B C D E F G H I J K L M N O P Q R S T U V W X Y Z 0 1 2 3 4 5 6 7 8 9 |
最新IC库存 |
新闻资讯 |
当前位置:首页 > 新闻资讯 |
EP1AGX50DF1152I6N
EP1AGX35DF780I6N EP1AGX50CF484C6N EP1AGX50DF1152C6N EP2AGX125EF29I6N EP2AGX95EF35I6N EP2A40B724I9N EP2A40F1020I8N EP2A40F672I8N EP2A25F672I8N EP2A25B724I7N EP2A15FF672I8N EP2A15B724I7N EP2A15F672I8N EP2AGX95EF35C6N EP2AGX125EF35C5N EP2A40B724C9N EP2A40F1020C8N EP2A40F672C8N EP2A25F672C8N EP2A25B724C7N EP2A15FF672C8N EP2A15B724C7N EP2A15F672C8N EP4SE530F40I3N EP4SE290H29I2N EP4SE290F40I2N EP4SE680H35I3N EP4SE680F43I3N EP4SE680F40I3N EP4SE360H29I2N EP4SE360F40I2N EP4SE290F35I2N EP4SE230F29I2N EP4SE110F29I2N EP4SGX530NF45I2N EP4SGX530KH40I2N EP4SGX530HH35I2N EP4SGX230KF40I2N EP4SGX230HF35I2N |
单片三重 固定的延时线 (系列3D3323) 发布时间:2014/1/14 18:03:15 该3D3323三重延迟线产品系列包括固定延迟的CMOS集成电路。每个程序包包含三个匹配,独立延迟线。延迟值的范围可以从10ns的通6000ns。该输入再生输出无粒子数反转,在转移时按用户指定的破折号号码。该3D3323是CMOS兼容,并设有上升沿和两个下降沿精度。 全CMOS3D3323集成电路设计为一个可靠,经济的替代混合固定延迟线。它可提供在一个节省空间的表面贴装8引脚SOIC封装。
操作说明
该3D3323三重延迟线架构如图1所示。各个延时线是一个数字延迟单元连接构成的串联。各延时线在其输出端本在其输入端的信号的复制品,移在时间。延迟线匹配和共享同样的补偿信号,最大限度地减少线对线温度过高的延迟和偏差电源电压的变化。
输入信号特征的频率和/或脉冲宽度(高或低)操作的规定可能会产生不利影响延缓特定设备的精度。该
原因,输出延迟的依赖性精度对输入信号的特征多样和复杂。因此,一个最大和一个绝对最大工作输入
频率和一个最小和一个绝对最小工作脉宽一直规定。
工作频率
绝对最大工作频率说明书中,列于表1中,确定延迟线输入的最高频率信号,可以被复制,在时移在器件的输出,具有可接受的占空比失真。
最高工作频率
规范确定的最高频率延迟线的输入信号,输出延时精度有保证。
为了保证表1延时精度
输入频率高于上限
工作频率, 3D3323必须在用户的工作频率进行测试。因此,为了便于生产和设备鉴定,部件号将包括自定义的参考标志标识拟工作频率。该该设备的程序延迟精度保证的,因此,只在指定的用户输入频率。小的输入频率变化有关选定的频率只会轻微如果在所有影响程序延迟精度。尽管如此,我们还是强烈建议工程人员在数据延迟设备进行咨询。
经营脉冲宽度
绝对最低工作脉冲宽(高或低)规范,列于表1中,确定的最小脉冲宽度延迟线的输入信号,可以转载,移入时间在设备的输出,具有可接受的脉宽失真。
最小工作脉宽(高或
低)规范确定最小脉冲
宽度延迟线的输入信号的量,
列于表1 ,输出延迟的精度是
保证。
|
|